晶圆级芯片主流技术路径对比

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文章来源于晶上世界，作者泛灵



在人工智能时代，算力需求呈现爆炸式增长。从传统计算时代的年均1.5倍增长，到深度学习时代的4.6倍跃升，AI模型的参数规模已从亿级向万亿级迈进。这种指数级增长的算力需求与半导体工艺进步放缓形成了尖锐矛盾，传统的芯片发展路径正面临前所未有的挑战。晶圆级计算（Wafer-ScaleComputing）作为一种突破性的技术路线，正在为算力发展开辟新的可能性。


01

算力需求与挑战

传统芯片算力提升主要依赖两大途径：工艺改进和增加芯片面积。然而，随着晶体管密度提升速度放缓至每年1.3倍，摩尔定律已逐渐失效；同时，光刻机的曝光窗尺寸长期维持在26mm×33mm的范围内，单颗芯片的面积被严格限制在约858mm²。这种双重制约使得传统芯片架构难以满足大模型训练所需的计算能力。晶圆级计算正是为突破这一瓶颈而诞生——它不再将晶圆切割成独立芯片，而是将整个晶圆作为一个完整的计算系统，通过创新的互连架构实现超大规模集成。

晶圆级计算的技术优势主要体现在三个方面：

• 突破了传统芯片的面积限制，通过晶圆级集成实现算力数量级提升；
  
• 片上超高密度互连带来极低延迟和高带宽；
  
• 海量片上存储可一次性容纳更多模型参数，避免了分布式计算中的通信瓶颈，减少数据搬运能耗。
  

在当前先进工艺和制程受限的背景下，晶圆级计算对我国半导体产业具有特殊战略意义。




02

“全晶圆单芯片”VS“模块化芯粒集成”

在晶圆级计算的实践道路上，涌现出两种截然不同却各具代表性的技术路线，分别以CerebrasSystems和特斯拉为代表。


其中，Cerebras的方案可谓极致，其WSE（WaferScaleEngine）系列芯片直接将计算单元布满整个晶圆，面积达到惊人的46,225mm²，是传统芯片的57倍。以第三代WSE-3为例，它采用台积电5nm工艺，集成了4万亿个晶体管、90万个AI核心和44GB片上SRAM，提供125PFlops的峰值算力，片上访存带宽高达21PB/s，是NVIDIAH100的7000倍。其创新之处在于将整个晶圆作为单一芯片，采用极简核设计+脉动阵列的组织形式，在划片槽中制造"Fabric"金属互连线，实现Die-to-Die间小于500微米的高带宽、低延迟通信、高能效的通信互连。这种架构优势使得WSE-3在训练大型AI模型时展现出惊人效率——2048个节点组成的集群只需1天即可完成Llama70B模型的训练，相比GPU平台提速30倍。

特斯拉Dojo则采用了不同的技术路径。其训练瓦（TrainingTile）由25个645mm²的D1芯粒通过TSMC的InFO-SoW技术集成，每个芯粒包含354个计算核心和50B晶体管。这种模块化设计通过成熟工艺与先进封装的结合，在保证良率的同时实现了9PFLOPS的算力。


Dojo系统的创新在于垂直集成架构——25个D1芯粒组成训练瓦，6个训练瓦构成托盘，最终10个机柜组成1.1EFLOPS的ExaPOD超算系统。这种设计使得特斯拉在2024年实现了全球前五的超算能力。这种设计哲学更注重量产可行性和成本控制，通过芯粒更新迭代保持技术竞争力。

Cerebras和特斯拉的两种技术路线各具特色：Cerebras方案通过极简众核设计和全片统一内存，实现了超高的带宽和计算密度，但面临良率挑战和迭代周期长的问题，受制于国内现有工艺水平，良率通常仅20%-30%，导致大量晶圆面积浪费，且难以实现异构集成；特斯拉方案则通过模块化设计提高了制造灵活性和良率，但在带宽和计算密度上受限，性能难以达到最优。

03

软件定义晶上系统技术

在晶圆级计算的技术演进中，邬江兴院士团队提出的“软件定义晶上系统技术”（#SDSoW）成为关键突破方向。其核心创新在于将晶圆级系统集成与软件定义体系结构深度融合。这种融合创新既保留了晶圆级集成的高带宽、低延迟特性，又通过软件定义实现了互连拓扑的动态重构，使系统能够根据不同计算任务自适应调整互连方式，实现系统性能与效能至少3~5个数量级的提升。这种“以结构换工艺”的思路为我国突破算力封锁提供了新范式。


路径已明，道阻且长。当前，我国晶圆级系统（SOW）技术的发展面临多重挑战。

• 在技术层面，国内芯片制程仍以28nm/14nm为主，集成更大尺寸、高功耗裸芯时，基板与桥片嵌入技术与国际先进水平存在差距。因此需采用更大面积、更多布线层的有机基板实现互连，其布线精度远低于国际采用的硅转接板。
  
• 在设备与材料方面，高精度键合设备及光刻胶、ABF膜等核心材料仍主要依赖进口，国内替代方案有限，制约了工艺精度的提升。同时，全晶圆级曝光受限于现有光刻机光照面积，导致大尺寸晶圆良率偏低；塑封料翘曲控制、凸点底部填充等工艺问题也增加了集成难度。
  
• 工程化方面，大尺寸、高功耗带来系统性挑战。12英寸基板在多芯粒集成后翘曲显著，对装配工艺提出更高要求。供电与散热需求急剧增加，需开发高效的微通道散热结构和精密供电网络。此外，国内缺乏系统级芯粒验证方案，可靠性评估能力不足，亟需建立多物理场协同的失效分析模型。
  

52pj

的参

长风秋水

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lzl418569589

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com2

谢谢楼主分享！

leafyoung

啥也不说了，楼主就是给力！