人类会被困在1nm吗？深度解析光刻机与芯片制程的未来

华语天空

8月6日，#台积电2nm工艺突然泄密 的话题冲上热搜第一，大家再次把视野聚焦到了芯片制造行业。而这个行业中绝对绕不开的话题就是光刻机，以及制造它的王者阿斯麦（ASML）。
近年来不断有人提出疑问，芯片制造触碰到了物理极限了吗？为什么技术进步如此缓慢？而人类会被锁死在1nm吗？

这期视频，我们将从技术角度，详细聊聊光刻机的现状与未来。
作为世界上最赚钱的机器，它的核心部件，全球仅有两人能手工维护；更离奇的是，只需几个“屁”，就能让这台价值数亿美元的机器，减产几小时。
ASML新一代High-NA EUV光刻机造价飙升，英特尔抢先入手，台积电又为何却犹豫不决？早就拿到了High-NA EUV的英特尔，为何依然没有量产2nm以下的芯片？
而不怎么知名的日本厂商Rapidus又为何开始了2nm的试产？光刻机又将如何突破物理与成本的“双重围剿”？
AI如何成为它进化的“新燃料”？而善于制造精密机器的ASML，又为何多次因“低级疏忽”导致股价大跌呢？

01 拆解光刻技术：锁死芯片命门的物理咒语

拆开一台DUV光刻机，就会发现其实光刻的原理非常简单。

首先是光源（Source）模组，负责发射波长很短的光，穿过印有芯片电路图的掩膜版（Mask）、光瞳（Pupil）以及一组硕大的透镜组，将掩膜版上的图像，等比缩小打到涂有光刻胶的晶圆（Wafer）上，这就完成了一次光刻。
这个过程就像我们小时候的一种玩具，在激光笔前面加一个刻有图像的透镜，就能打出成倍放大的相同图像。在光刻机中光路则是反过来、成倍缩小的。
当然芯片制造的流程远不止光刻这一步，光刻胶被照射后会硬化，后续还要经过显影、刻蚀、光刻胶去除、离子注入、薄膜沉积等步骤才能成为芯片。

芯片是由晶体管构成，同样面积下晶体管越多，芯片性能也就越强。而光刻机的分辨率越高，就能打印出更小的电路图。
在ASML各地办公室的墙上，你都可以看到这样一条公式：CD等于K1乘以λ除以NA，这就是瑞利判据（Rayleigh Criterion），决定了光刻机的分辨率上限，也意味着要缩小芯片制程，要么降低K1和λ、要么提高NA。

02 光的波长λ

大家经常听到的“EUV”、“DUV”光刻机，是按照使用光源的波长来分类的。上一代光刻机采用深紫外光（DUV），如今最尖端的使用了极紫外光（EUV）。

接下来我们看看EUV是如何产生的。

Chapter 2.1 LPP技术：每秒十万次轰击

注意看，这条细细的线，其实并不是一根线，而是以每秒5万颗速度喷出的锡滴，每颗锡滴大小为30微米，只有头发丝的一半。

喷出这些锡滴的喷嘴经常会被堵塞，而要更换喷嘴，需要将两根几乎看不见的线，精细地缠绕在喷嘴处，这个过程无法使用任何机器，全球只有两个人可以手工完成，其中一人名为Joann。所以有这么一句话，“与Joann握手时，请务必小心！”。
这个喷出锡滴的装置，就是ASML EUV光刻机的光源模块。光源模块可以说是光刻机中最核心的部件，如何“稳定”且“高功率”获得波长更短的光，就是光刻机进步的挑战之一。我们先来看看ASML是如何产生极紫外光的。
他们首先将高纯度的液态锡，利用惰性气体施压，喷出成锡滴，也就是我们前面看到的“细线”，然后先用能量较低的激光轰击，将锡滴打成饼状，再用高能量的激光轰击锡饼，形成等离子体，此时就会辐射极紫外光，再通过收集镜捕获，传递到掩膜版和镜片组。

但每次操作只能产生零点零几秒的光，所以才有了我们前面提到的，每秒需要喷出5万颗锡滴，同时激光要完成10万次打靶，才能产生稳定的EUV光源。这被称为激光等离子体光源，简称LPP（Laser-Produced Plasma）。
虽然EUV光刻机2019年才正式投入商业量产，但ASML第一代EUV光刻机早在2010年就生产出来了，而当时无法投入量产的原因就在于，光源部分的功率不足，只有不到10W，这就会导致每颗芯片需要曝光的时间更长，最终每小时只能生产5到10颗芯片。

直到2017年7月，EUV光源功率达到了250W，才得以推动EUV光刻机的商业化，到2023年时，ASML的光源功率提升到了600W，如今正在攻克1000W的目标。
这也意味着目前的EUV光源还会使用很多年，短期内要降低芯片的制程，不会从光源入手。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
大家一般是不喜欢变光源的波长，因为光源的波长不只是跟光刻机有关。曝光了之后，相当于要去做显影，然后才能把图案做出来，针对不同光的波长的（Photo）Resist（光刻胶），其实它是完全不一样，实在没有办法了，再换下一个光源。但是一个光源，一个波长的话会持续很多代，（EUV光源）至少会（用）到2035年到2040年。

Chapter 2.2 DPP、LDP、SRS、FEL等其他技术

除了ASML，市场中的其它玩家也在想办法攻克极紫外光的生产。

比如今年3月，中科院上海光机所就公布了一项研究，称可以在ASML采用的LPP方案中，利用固体激光器替换原有的二氧化碳激光器，同时将液态的锡滴替换为固体锡，由此可以缩小光源结构并增大输出功率。
除了LPP外，还有DPP、LDP、SRS、FEL等方案，具体细节我们就不深入了。有消息称，华为东莞工厂正在测试基于LDP的EUV光刻系统，不过初期光源功率只有80W，计划于2025年第三季度进行试生产。

总结一下，EUV光源的演进非常具有挑战，预计还会持续多年的情况下，目前提升光刻机精度的手段，就要落在数值孔径NA上了。

03 数值孔径NA

“对不起，你得把内裤也脱掉。”
如果你在蔡司的无尘室里听到这句话，可千万别当成一句玩笑，因为在进入前，不仅要穿上无尘服，而且内衣也必须换成无纤维的。
这些严格的清洁措施，是为了确保高数值孔径（High-NA）透镜生产时的无尘环境，因为精度要求太高了，容不得一点灰尘。

Cathy
光学工程师：
把一个30厘米尺寸（的透镜），如果你想象它放大到德国这么大，它的表面不平整度就只有一个足球这么大，这就是从一个宏观的角度来如何理解它的不平整性。

为什么High-NA透镜的精度要求如此高呢？在解析High-NA之前，我们先来解释下，数值孔径NA、与High-NA是什么。

Chapter 3.1 NA与透镜组：最接近“水滴”的人造物

在DUV光刻机的结构中，光线要通过一组硕大的透镜组，才会打到晶圆上，NA表示这些透镜收集光线的能力。
假设这里有一块凸透镜，当一束光进入凸透镜时，光路会改变，所以凸透镜能聚焦光线，提高亮度或者光的能量。但如果光的射入角度过大，凸透镜将无法完成这个角度光线的折射。

所以要提升NA值，要么在焦距不变的情况下，把凸透镜面积做得更大，要么增加凸透镜的曲率，也就是变得更厚。

你可能会疑惑，既然一个凸透镜就能完成光线的聚焦，为什么光刻机中需要那么多透镜呢？简单来说，因为球面镜存在像场弯曲的现象，导致成像打到晶圆上时会被扭曲。
另外还会存在各种像散、畸变、慧差等问题，所以需要加入各种透镜来补偿画面，将一片曲率大的透镜分成多个曲率更小的透镜，减小光学系统的误差，这就形成了硕大的透镜组。

相机镜头的原理也和光刻机类似，有句玩笑话说“摄像穷三代”，大家的钱主要献给了这些复杂的镜头设计了。
但到了EUV光刻机上，结构就不太一样了，由透镜变成了反射镜。主要原因就在于，EUV光线会被其他介质吸收，这时不论是透镜还是水都用不上了。

Cathy
光学工程师：
EUV光刻机的透镜用的不是传统的透镜，而是反射镜，反射镜也不像是传统的大家熟悉的镜子去做金的镀膜，而是用一种叫做布拉格反射的技术。布拉格反射的原理其实就像一个衍射光栅，衍射光栅的原理跟蝴蝶的翅膀非常像，它是有很多微小的结构在上面。然后当光打上去的时候，如果光波的波长对的话，它就会从特定的角度反射出来，它的表面的光滑度要到一个纳米以下，就是一个原子尺寸的一个精度。

所以到了EUV光刻机上，要增加NA值，就得把这样一块光滑得像《三体》中“水滴”的反射镜做得更大。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
那你说这个东西能不能再做得更大呢？实际上做到差不多两米，就差不多到极限了。它的（表面）平整度现在已经到一个原子了，从这个角度来讲的话，它基本上是已经没办法做大了。

有趣的是，在其他业内人士看来，相比其他部件，制造更高NA的透镜都不算难事儿，那High-NA EUV遇到的真正挑战是什么？为什么英特尔抢先订购了两台，而台积电却犹豫了很久？

Chapter 3.2 High-NA EUV：变形镜片

2014年，ASML参加了硅谷的一个技术展示会，展出了初代的EUV光刻机实验品。不幸的是，由于光源功率不足，展示过程非常失败，这样的结果一度让台积电对EUV光刻机的信心降至冰点，同时美国分析师也嘲讽道“摩尔定律已死”。

然而就在同一时间，第二代EUV光刻机，也就是High-NA的研发工作却已经开始了。为什么第一代EUV还没准备好时，High-NA就开始研发了呢？

Cathy
光学工程师：
当他们设计（第一代）EUV的时候，大家很显然地说是会排列一下，说哪些是技术难点。最开始肯定的是光学非常困难，因为光的波长也换了，极紫外光非常地不好控制，所以光学系统一定是最难的，然后可能是掩膜比较难做，然后可能是材料比较难做，然后最后就是光源。
但是事实上蔡司很早就把第一个事情来解决了，他们以为是很难的东西，并不是最难的东西。最后发现光源没有一个很好的方案。

来源：zeiss

第一代EUV还在解决光源问题时，蔡司早早地就解决了透镜难题，转而去研发第二代High-NA了，那为什么ASML不一开始就用更大的NA呢？

Cathy
光学工程师：
举例来说，光刻机基本的概念是把它的掩膜，进行一个缩小倍数。他们之所以没有选择一个更大的（NA）参数去做，并不是说光学系统本身做不到，而是如果当它的（NA）倍数过大的时候，（掩膜图案）它缩小得过于小，会引起其他一些系统参数的下降。如果它的放大倍数过大的时候，或者说它的NA相差过大的时候，它的景深变得过小，那么当它芯片的上下有一点点波动，放置的位置有一点波动，或者光刻胶的厚度比较厚的时候，它会造成高一点和低一点的地方得到的效果不一样，这就会造成系统其他级别的误差。

同时NA和它的放大倍数有关，如果它的放大倍数过大的话，它每次只能刻一点点芯片，那么它刻完整个Wafer（晶圆）的时候，它需要的时间就非常多。导致客户需要更多的时间来完成这些芯片，每个芯片的成本也就更高。
EUV还有一些其他的效果，比如说它的（反射）角度过大的时候， NA过大的时候，光学的偏振效应会显现出来，这也需要再有后期的correction（矫正）。但是当有太多的东西需要补偿的时候，大家就会说那可能还是以前不是那么大的NA比较好一些。

还有一个原因，就是High-NA需要预计至少500W的光源，所以ASML一直在等待光源功率的提升。
简单总结下，提升NA后，会导致缩放的倍数更大，也就是打到晶圆上的图案更小，这就会降低光刻速度，同时也会引起其他参数的改变，反而需要花更多精力修正回来。
那么High-NA EUV是如何提升的NA呢？这就要说到“变形镜头”Anamorphic Optics。

变形镜头是水平与垂直方向具有不同放大率的透镜组合，比如在水平方向上压缩8倍，提高有效分辨率，在垂直方向只压缩4倍，来补偿景深损失，降低光刻胶不平整度带来的误差。
这样就相当于把一个正方形图案，压缩成了长方形，所以它被称为“变形”镜头。

Cathy
光学工程师：
在电影行业里面，其实现在是非常广地在使用Anamorphic Optics（变形镜头）的原理。

ASML官方宣称，High-NA相比第一代的Low-NA EUV，将光刻机的CD从13nm降低到了8nm，打印的晶体管大小可以缩小1.7倍，让芯片制程推进到2nm的节点。

早在2023年12月，ASML就向英特尔交付了全球第一台High-NA EUV光刻机，后来第二台也被英特尔收入囊中。
英特尔对High-NA EUV非常积极，但全球第一的芯片代工厂台积电却犹豫了。其中最大的原因呢，还是在于“钱”。
由于High-NA EUV光刻机的设计更复杂，价格自然也水涨船高。第一代Low-NA EUV价格为2亿欧元，但到了High-NA上，价格来到了3.5亿欧元，也就是涨价了75%。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
它一下子比以前贵了很多，这是一个原因，另外一个原因就是，它的（光刻）效率反而是变低了。
虽然它（ASML）说它的（晶圆工台）移动的速度是变快了，但也没有变快两倍。所以最后就变成，你还要去考虑这两个Mask（掩膜板）怎么把它最后的芯片，能够接的时候接得不错，而且这两个Mask（掩膜板）还要相互换，所以这是一个比较大的问题。

Intel就说那我们要把这Mask（掩膜版）做成一个（长方形），不是原来那个方的了，让它可以一次印出来。但是至少目前整个行业对此还没有形成一个共识，所以还不知道是什么时候的事情。那这样的话台积电就觉得（High-NA）这个东西花费太多，它的收益没那么好。它如果不用High-NA的话，它就去做（Low-NA）EUV的Double Patterning（双重曝光），或是Triple Patterning（三重曝光），分辨率的提高实际上更大。所以就是各自有各自的考量。

由于High-NA EUV采用了变形镜头后，反而使光刻的效率下降了，再加上目前行业对于如何使用High-NA还没有达成共识，而且第一代的Low-NA EUV也能通过多重曝光，来生产2nm芯片，因此台积电对是否订购High-NA非常犹豫。

不过犹豫归犹豫，High-NA EUV依然是下一代光刻不可或缺的设备。所以我们看到，台积电在2024年下半年依然决定下单了。
可既然英特尔早在1年半前就拿到了High-NA EUV，为什么如今还没能正式量产2nm以下的芯片呢？

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
Intel它这次的话确实比较激进，所以它在这个机器还没有完全ready的时候，它就把这个机器拿进来了，因为High-NA的机器它现在不是说在ASML的工厂里边装好了，然后拆了再过来，现在是每一个它的component（零部件），都是直接从它（ASML）原来的供应商那就直接到了Intel，然后在这第一次把它组装。所以从它的调试的进度来看的话，它其实还是挺快的。

今年的5月中旬，英特尔宣布其18A制程，也就是1.8nm，进入了风险试产阶段，我们也会继续关注后续进展。

Chapter 3.3 Hyper-NA EUV：芯片行业的回光返照

虽然High-NA还没能正式用于量产芯片，但ASML已经在2024年6月，提出了下一代的EUV光刻机，那就是NA值提升到0.75的Hyper-NA EUV，预计将于2030年面世。

就像我们前面说到的一样，提升了NA值后，会导致光刻机的焦点过小，这也对系统的其他部件提出了更高的挑战。
比如与ASML合作开发光刻机的Imec先进图案化项目总监Kurt Ronse表示，在High-NA时，就已经将晶圆上的光刻胶涂抹的更薄了，到Hyper-NA时，如何涂抹光刻胶也将会是更大的挑战。

在采访嘉宾看来，Hyper-NA距离实际应用还太遥远，接下来十年内，光刻机的重点依然是High-NA。

Cathy
光学工程师：
每一代的NA，因为它是和其他系统参数平衡的结果，所以每一代的NA都是至少是持续十年的。我们可以认为现在这样一个0.55的（High）NA应该是接下来几年主要统治的方向。

不过对于Hyper-NA真正的挑战并不是技术难题，而是商业难题。

Marc Hijink
《新鹿特丹商报》(NRC Handelsblad）记者
著有《芯片制造——光刻巨头ASML传奇之路》：
一如既往地，这些设备可能非常昂贵。而对相关行业而言，关键在于它们只能购买能真正创造附加值的设备。因此这些设备必须具备经济可行性，而这正是ASML当前研究的课题。

根据预测，Hyper-NA EUV的造价可能会达到6亿多美元，但相比High-NA能将CD降低到8nm，Hyper-NA仅能降低到6nm，台积电连3.8亿美元的High-NA都嫌贵，那Hyper-NA是否还会有市场？或者说是否有必要呢？

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
我觉得还会有市场。这个问题实际上在几年前的时候，半导体（行业）大家还是挺疑虑的，因为那个时候大家认为平板电脑或者是笔记本电脑，已经跑得足够快了，没必要再往下做了，但是AI就出来了。
当你有了大模型之后，GPU的算力什么之类的是远远不够的。现在它能够把它（GPU）卖3万美金、4万美金，而且还是供不应求，这就说明它（芯片）能够产生的价值，是远远大于它的成本。
所以我觉得现在，在大模型出来之后的话，半导体确实又从我们以前的很多年都觉得是个夕阳产业，然后现在变成了一个非常朝阳的产业了，还有很多很多事情要做。

我们简单总结下，目前最尖端的High-NA EUV预计今年下半年用于芯片量产，并将主导光刻机行业十年左右。虽然下一代Hyper-NA的成本暴涨，但随着AI的发展，芯片行业似乎又回到了朝阳产业。而AI不仅带动了芯片的需求，甚至还推动了光刻机的进步。

04 工艺因子K1与计算光刻

Chapter 4.1 精密制造：“屁大点事”带来的生产灾难

过去，在英特尔亚利桑那州的一个工厂内，每到夜深人静时，光刻机的产量总会莫名其妙下降几小时，这段时间内，工厂几乎无人操作，唯一的改变，就是工厂外会刮起一阵风。
听上去是不是非常玄学？研究人员经过长时间排查，最后发现原因竟然是“屁大点事”。
原来这个工厂附近有一家奶牛场，每到凌晨1点时，风向会发生改变，将奶牛们放的屁吹到工厂里，由于屁中含有甲烷，会通过空气净化器进入无尘室，最后导致了芯片生产时良率降低。

Marc Hijink
《新鹿特丹商报》(NRC Handelsblad）记者
著有《芯片制造——光刻巨头ASML传奇之路》：
所以英特尔只有一次机会，他们不得不收购周边的奶牛场，以排除潜在问题。因此，必须借助软件来预测那些微小的偏差，并确保机器的稳定运行。
毕竟对ASML来说，预判设备日常运行状态至关重要，因为半导体制造系统的脆弱程度远超常人想象。

任何一点参数的改变，都会影响光刻机的生产。所以近年来，ASML也开始利用AI来提升光刻机的生产精度。
对芯片制程影响最大的外部因素，就是工艺因子K1，代表的是掩模、光源、光阻等各环节的成像性能和工艺复杂度。K1 越小，表示工艺提升越多、CD越小。

而目前K1最大的提升点，就在于光瞳与掩膜板，由此诞生了“计算光刻”（computational lithography）。

Chapter 4.2 计算光刻：用假图案刻出真芯片？

我们先来了解下，为什么会需要计算光刻。在光刻机中，光线会将掩膜版上的电路图给打到晶圆上，但如果直接将最终的电路刻在掩膜版上，成像的画面可能会模糊不清。

这个原因其实大家在高中物理课上就学过。如果让光穿过一个非常狭窄的缝，它就会触发“波”的特性，向四周“散开”，进入原本照不到的地方，这就叫做衍射。
而如果有两条缝，相邻缝隙之间通过的光会叠加，产生干涉现象，最终显现出来的是多个或明或暗的条纹。

这就是大名鼎鼎的光的双缝干涉实验，所以为了能提升光刻精度，才有我们前面说的，尽量减小光的波长，降低衍射效应。
但当光的波长固定时，大家该怎么做呢？这就得利用计算光刻了。
计算光刻主要从四个方面下手：光瞳形状、光源、掩膜版、波前优化工具。我们先来看光瞳。

光瞳上会有不同的图案，将光线调整成一定的形状，从而减轻某种方向上的干扰。比如我们要打出全是竖条的形状，就采用这样形状的光瞳，降低横向光照的干扰。

掩膜版电路千变万化，但光瞳的形状比较固定，所以ASML对光源模块做出了一些优化，设置了非常多微小反射镜组成的阵列，名为Flex-Ray，用来控制局部光照，从而提高成像的分辨率。

同时，由于光的衍射与干涉，会让最终成像变得扭曲。
此时可以在掩膜版图案上的边角处增加一些额外的小孔，增强局部的进光量，就能修正最终成像了。这个过程被称为光学临近效应修正（Optical Proximity Correction），简称OPC。

但光本身也带有能量，当光通过透镜时，会加热镜片，镜片由于热胀冷缩，成像产生畸变，此时就需要波前优化工具来计算、并加热透镜组中共轭镜的对应位置，修正图形。

值得一提的是，计算光刻并不仅仅是修正光学误差，还有其他的物理、化学因素造成的不完美。

Chapter 4.3 逆向光刻ILT：AI对产业的影响

随着芯片的电路图越来越复杂，OPC也经过一轮进化，来到了逆向光刻技术（Inverse Lithography Technology），ILT，这也是目前提升K1的最重要的方式。
我们的采访嘉宾庞博士正是因为对ILT的贡献，在2023年时当选了SPIE Fellow，这是光刻界的最高荣誉之一。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
（ILT）我在Mask（掩膜版）上的Pattern（图案）可能跟你要印的东西是长得完全不一样的，比如说我要印这么一个洞，那我反算出来的话，它其实不是一个洞，它是可能中间有一个洞，然后旁边有很多的环。那这个的话OPC就做不出来了，因为OPC你不知道它会长成那个形状。所以ILT的话，你可以把它认为是全局的一个优化，把它算出来的。

OPC是“正向”调整掩模图案，比如添加辅助图形、修正边角，这种方法更依赖人工规则，适用于相对简单的图形，计算量较低。而ILT则是利用AI算法，“逆向”求解出最优掩模图案。
打个不恰当的比喻，OPC就像一家公司啥都自己做，想要达成什么效果，还得衡量下自己有没有足够实力做出方案。而ILT就像去找外包公司，你作为甲方，只要告诉乙方：我就要这个结果，甭管你用什么方式，做出来就行。
随着ILT的出现，芯片的设计与光刻也迎来了一轮改进。比如庞博士最为人熟知的贡献，就是将曲线逆向光刻技术引入了光刻和光掩膜领域：之前芯片里的布线必须要横平竖直，否则无法制造对应的掩膜版。
但有了ILT就可以做出曲线的掩模。这样一来，芯片布线可以变得更灵活、更紧凑，晶体管的堆叠、更小、更密。由此带来的芯片提升，甚至比NA的提升还要大。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
Imec最近他们讲的就是，我们的芯片上这Pattern（图案）如果变成Curve（曲线）的话，他可以提升三代。所以这比从EUV的High-NA到Hyper-NA，对这个行业的贡献还要大。

来源：Imec

如何提升ILT呢？回到我们刚才的比喻，如果你想提升外包公司干活的效率，简单！多给钱就行。而在ILT中干活的是AI算法，提升算力就能变得更强。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
那当然（ILT）它算的这些方法的话也跟那个（OPC）不一样，就是OPC它基本上是在这个Polygon（多边形）上面去做的，然后ILT的话，它全部是在这个Pixel（像素）上，像我们做的后来的话，也都是用GPU来做这个加速，因为GPU它是最适合做这个Pixel的这种计算。

来源：NVIDIA

Marc Hijink
《新鹿特丹商报》(NRC Handelsblad）记者
著有《芯片制造——光刻巨头ASML传奇之路》
因此，它们（ASML）正在从CPU转向GPU。为此，它们采用了目前由英伟达提供的最先进的GPU。并且它们将计量技术视为提升光刻能力的一部分，甚至在遥远的未来也是如此。

当然，除了计算光刻外，其他流程也会提升光刻机的制造精度。比如芯片制造完成后，会使用ASML的电子束量测工具检查缺陷，并将检测数据计算后，反馈至光刻机台，修正后续的生产数据。

更强的芯片能提升光刻精度，更高的光刻精度又能生产更强的芯片，有点“左脚踩右脚上天”的意思了。

05 光刻技术还能走多远？

光刻技术还能走多远呢？要回答这个问题，我们先要说到，光刻机的精度其实还与很多零部件相关。

比如掩膜版，它的移动加速度可以达到32g，大约是过山车的8倍。
再比如晶圆台，得处于“浮空”的状态，为的就是将移动的精准度控制在纳米级别。

Evan Tao
TetherIA联合创始人兼CEO
ASML前机械设计工程师：
这个台座它是采取磁悬浮的状态，一个物体在空间有六个自由度，因为当时我说的有Twin Station（双工作站），就是Twin Scanner（双扫描仪），根据那边扫描过的表面平整，它把这个数据记录下来，（后续）在曝光的时候，它根据那个平整的误差，它要及时进行（高低）调整，这样才能保证去修正它的不平整性。

还有晶圆台的表面平整度，高度误差要低于10nm，为此ASML甚至专门成立了一个部门。

Evan Tao
TetherIA联合创始人兼CEO
ASML前机械设计工程师：
从ASML角度来说，它有一些模组，应该是对平整度要求极高，所以它需要专门成立这么一个部门，去解决一个Traditionally（传统的）、听上去非常简单，或者是比较普通的一个工作。

还有很多因素就不一一举例了，正是因为芯片生产有太多干扰，所以我们定义是否攻克某个制程时，往往以“良率”是否足够高为标准，而不是生产出样片就完事了。

接下来总结下光刻机三大核心的现状：
1.EUV光源还在攻克更高功率，极紫外光会使用到2035年甚至2040年。
2.High-NA即将投产，预计在10年内都是主流。
3.芯片性能与AI算法的进步，将进一步带动光刻机的提升。同时短期内，光刻机的提升也会更依赖AI算法。
到这里我们也来尝试回答最开头的问题：芯片性能是否已经达到了物理极限？科技会就此锁死吗？

Chapter 5.1 3nm的真相：营销与竞争催生的“文字游戏”

我们在之前《傲慢、短视、扼杀创新，垄断巨头英特尔是如何走向倒塌的？》的文章中有提到，他们推出“Intel 7”工艺时，实际是10nm工艺的改良版，但当时由于篇幅限制，我们删掉了一段内容：
玩这种文字游戏其实不怪英特尔，因为台积电与三星的工艺也不太厚道。虽然英特尔采用10nm工艺，但晶体管的实际密度已经高于了台积电和三星的7nm，所以为了不在宣传上落下风，才改名为了Intel 7。

其实我们一直被“骗”了，厂商们宣传的什么“5nm”、“3nm”，实际尺寸甚至都没有低于20nm。
那么芯片工艺命名中到底掺杂了什么鬼？要回答这个问题，我们得简单科普下芯片结构的演进。
在28nm之前，芯片上的晶体管都是这样的平面结构，那时命名的方式，以晶体管的栅极长度（Gate Length）为准，这样大家就能大致判断晶体管有多大、密度有多高，这也对应着芯片的性能。

但随着晶体管越做越小，由于量子隧穿效应，晶体管就容易漏电，具体的原理我们就不多解释了，为了应对这一问题，工程师们决定让晶体管长出“鱼鳍”，变成了名为FinFET的立体结构。

结构大变后，要判断晶体管的大小，就不能只看栅极长度了，毕竟有的结构可能一个栅极对应了很多个“鳍”，这时就得综合考虑鳍片宽度、鳍片间距、栅极间距等等参数，才能判断晶体管的大小或密度。

既然没有一个标准可以衡量芯片性能，那肯定数字越小越好对吧，此后芯片的工艺命名，就是厂商们自己说了算了。
像我们开头说的日本Rapidus公司，通过和IBM合作，在7月18日宣称自己试产了2nm芯片，但根据TechInsights的报告，这款芯片只能算3nm。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
当然这个风气的话，最早是台积电搞起来的，那个时候台积电还落后于Intel，所以它整天到晚想着，说怎么跟Intel去竞争呢？那他就开始把他每次往下的时候，他就不是讲他真正的线宽了，他就说每次我就是乘以0.7，所以我这个什么28nm，完了就是20nm，然后就是16nm，然后完了就是12，然后就是7，所以它到最后的话，就是这个几纳米，跟上面的线宽是没有任何的关系的，现在2nm的话，它上面的线宽实际上也是二十几纳米，或者说（Fin）Pitch（鳍片间距）是30多纳米，这是他能够做到的极限了。

所以芯片上的晶体管，不论是尺寸还是间距，都还远没有达到命名上的几纳米，现在的命名逻辑，主要参考的是晶体管密度，这也意味着，芯片还有很多提升的空间。

近年来厂商们更是转向了GAAFET，相当于从平面结构的平房，升级到FinFET的两层房，再升级到GAAFET的多层房，虽然这些房子的占地面积相同，但流过的电子数更多，就相当于房子住的人更多了，也变相提升了芯片性能。

Marc Hijink
《新鹿特丹商报》(NRC Handelsblad）记者
著有《芯片制造——光刻巨头ASML传奇之路》：
但如果你看看这些结构的真实尺寸，这些线宽通常有20至30纳米。所以很多说法其实更多是营销炒作。
据ASML透露，至少他们是这样告诉我的，在原子级的问题真正成为瓶颈、系统变得不可预测之前，技术发展至少可持续至2040年后。事实上，现在仍有很大的发展空间，或者说，其实还有很大的“缩小”空间。

回答开头的问题，由于现在芯片上的尺寸还远没有达到几纳米，所以还有很多提升空间。而ASML官方认为，至少在2040年之前，我们都不用担心这个问题。

Chapter 5.2 纳米印压：“活字印刷”生产芯片

如果把传统的光刻机比作一台激光打印机，纳米压印光刻术（简称NIL）就是活字印刷术。
它的核心原理就像“盖章”一样，把电路图案“压”到晶圆表面，在光刻胶上形成图案，通过紫外光固化光刻胶，后续再进行显影、刻蚀等步骤。

主流有三种方法，分别是：热压印、紫外压印、微接触压印，具体原理我们就不多赘述了。
这项技术也不是什么新鲜事，早在1995年，华裔科学家周郁（Stephen Chou）就首次提出了纳米压印概念；2003年，NIL被纳入国际半导体技术蓝图（ITRS）；直到2004年，日本光刻机制造厂佳能开始深入研发。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
Nano-imprint（纳米压印）的话就是在EUV出不来的时候，大家想了各种各样的这个方法，当然日本的印刷一直是做得挺不错的，其实他们还是蛮有底蕴的。所以像Canon，他后来因为就是觉得说，已经是没有办法跟ASML再去竞争了，所以Canon就开始去跟DNP（Dai Nippon Printing 大日本印刷），然后他们就去合作，就说我们来做（纳米）压印。

2023年10月，佳能推出了第一代可量产的纳米压印光刻设备，号称实现了最小线宽14nm，相当于5nm制程。
同时佳能宣称，未来有望实现最小线宽10nm，相当于2nm制程。

Marc Hijink
《新鹿特丹商报》(NRC Handelsblad）记者
著有《芯片制造——光刻巨头ASML传奇之路》：
但它尚未像光刻那样在大规模应用中得到验证，而且在实现大规模量产方面还面临一些挑战。

目前纳米压印遇到的挑战主要有三点：
第一是模板成本高。传统光刻的掩膜板比实际电路大了4倍，制造成本相对较低，而纳米压印需要1:1的模板，制造难度极大。同时，由于模板会与光刻胶和晶圆直接接触，会因磨损导致精度下降，需要频繁更换，这也带来了更高的生产成本。

第二是产能较低。ASML最新的High-NA EUV每小时可生产185片，就这都被台积电诟病，而纳米压印每小时的产量只有100片，平摊到每个芯片上的成本就更高了。
第三是良率低下。由于纳米级电路非常脆弱，模板脱模时非常容易断裂或变形。同时，我们前面提到现在芯片变成了“多层”结构，压印电路时需要将不同的模板一层层对齐，这其中的误差控制难度也高于投影式光刻。
另外，光刻胶的涂抹的平整度要求也更高了。

综合以上缺点，纳米压印在尖端芯片领域推广起来还是有一些困难，但用在结构简单、缺陷容忍度高的存储芯片领域却很合适。

Leo Pang（庞琳勇）
斯坦福博士、SPIE Fellow
美国RevoLinx公司总裁：
所以他后来主要的想法是，能够用在像Nand-Flash（NAND闪存）上面，因为是存储，所以它有些地方不工作，其实没什么关系。
但最近他们其实发现了，因为现在Packaging（芯片封装）变得很火了，它的好处是因为那个东西很大，所以它其实不是说局限在一个Wafer（晶圆），一个小的Chip（芯片）上。所以现在有些想法是说，用这个技术能够去做这个Packaging（芯片封装）的部分，这可能我觉得它是它的一个优势。

06 ASML的挑战：不只技术问题

如今美国希望将芯片产业回流，包括推出了《芯片法案》，要求台积电在美国建厂等。虽然外界一直不看好在美国生产芯片，但说到ASML加大在美国的生产时，我们的采访嘉宾却认为这是完全可行的。

Evan Tao
TetherIA联合创始人兼CEO
ASML前机械设计工程师：
因为它这个行业毕竟和消费电子是完全不一样的，它对人工成本的敏感性会低很多。我当时在的那个site（地点），实际上就是美国最大的生产site（地点）。当时我离开的时候大概有2000 多个人，现在估计有翻一倍， 4000多人差不多很有可能，那个地方也是一直在扩建。
所以如果说他是想要更多的在美国制造，我觉得是完全可行的。

然而，随着美国发起关税战，也在一定程度上打击了ASML将生产线搬迁至美国的决心，给ASML股价带来了不小压力。ASML作为一家荷兰公司，为什么会受到美国政策的限制呢？
一方面，ASML光刻机中的许多核心零部件，都用到了美国公司的技术。比如极紫外激光器，来自于ASML收购的美国公司Cymer，所以不得不受到美国商务部的管制。
另一方面就比较有意思了，那就是ASML的崛起，有部分原因是来自于美国政府的扶持。
1999年，美国发起了“EUV-LLC”项目，用于推动EUV的技术研发，这个项目是为了巩固美国在芯片行业的先进地位，但ASML却和美国能源部达成了协议，参与到了其中。

此外，ASML还有许多关键技术，来源于2001年收购的美国公司SVG（硅谷集团）。要知道，SVG的许多业务涉及到军工，然而最终美国政府依然批准了这项收购，只要求剥离SVG下属的Tinsley部门（军用光学产品部门）。
之所以美国愿意扶持ASML这个“近邻”，其实是为了打压“远亲”的日本半导体产业，具体细节因为篇幅原因我们就不细说了。
正是因为ASML与美国之间有多项交织，所以受制于美国政策。而ASML拥有5000多家供应商，供应链复杂度不比苹果低，它们的生产是否会受到影响呢？

Evan Tao
TetherIA联合创始人兼CEO
ASML前机械设计工程师：
我在阿斯麦和苹果都工作过。从产品质量的角度来看，阿斯麦你可以想象，每一个零件都是手工雕琢出来，他可以承受这样的高精度的需求，他可能生产100个零件有99个都报废的，那留着你一个是达到他要求的，甚至说它每个零件的尺寸有误差，最后（通过）弥补出来成为我需要的那个值，它可以用这样方式来实现它目的。
但是苹果是不一样的，你是规模性生产，你要考虑的是就是统计学上的这些问题，正态分布，简单来说就是说你怎么能够保证你的产品几万、几千万都是consistent（一致的）？

所以目前看来，光刻机生产不会受到影响。
但ASML的CEO Christophe Fouquet也在今年7月中旬警告称，受美国关税政策影响，ASML可能无法在2026年实现增长，由此也引发了最近股价的大幅下跌。
有意思的是，Christophe也因此被股民一顿狠骂，大伙觉得你咋就那么实诚呢，本来财报不错非要降低未来的展望指引，把股价打成这样。

这让我也想到在去年年底时，ASML也因财报提前泄露，导致了股价大幅下跌。
而在传记作者Marc看来，这就是ASML企业文化很矛盾的地方：一方面它生产着全世界最精密的仪器，但另外一方面在企业管理上又经常出现疏忽。

Marc Hijink
《新鹿特丹商报》(NRC Handelsblad）记者
著有《芯片制造——光刻巨头ASML传奇之路》：
这件事其实有点好笑，因为当财报提前泄露发生时，我正好和ASML的一些人坐在一起。他们当时相当慌张，因为是软件或技术故障出了问题，导致某份本不该公开的文件被发布到了可以被追踪的网页服务器上。这是一个本可以避免的错误，但却很典型地体现了ASML的风格。
这正是ASML企业文化的一部分，他们总是在赶进度，总是被各种截止日期催促。在这种节奏下，人们往往容易忽略那些看起来没那么重要的问题。

虽然各国在光刻产业上存在政治与利益的分歧，但我们从大众的角度看，依然希望能看到这项技术的进步。因为光刻机投射的，远不止晶圆上的纳米电路。
AI大模型的狂飙突进、深空探测器的遥远征途、深海奥秘的精准测绘、基因图谱的快速解析无不依赖于这台精密机器。
或许石刻是文明最后的墓碑，而光刻却是文明前进的引擎。

oppledr

光刻机未来会突破物理极限吗？

疯了吧

@新闻妹AI 总结下

月光如水

good

陪着寂寞看孤单

不会的，最新消息华为在0.5纳米芯片的研发上取得重大成果，应该在明年7月就可以量产