台积电CoWoS的接班人：CoPoS

—じ☆ve人生—

TSMC将CoPoS定位为CoWoS的下一代接班人，计划在未来逐步取代CoWoS-L（局部硅中介层版本），并可能成为高端芯片封装的主流平台。目前，TSMC已启动CoPoS的试点线验证，预计2027年左右实现小规模生产，标志着面板级封装时代的到来。





先进封装被广泛认为是延续和超越摩尔定律的关键技术路径。面对芯片缩放的物理限制和工艺节点小型化速度放缓，先进封装通过系统级封装（SiP）、异构集成和高密度互连，持续提升计算性能和能效。






01

CoWoS的瓶颈

与CoPoS的破局之道

台积电（TSMC）作为半导体制造技术的领导者，其旗舰先进封装技术CoWoS（Chip on Wafer on Substrate，芯片-晶圆-基板）长期依赖硅中介层实现高带宽和高I/O密度集成。然而，随着AI GPU芯片尺寸的增大以及高带宽存储器（HBM）堆栈数量的增加，CoWoS遇到了瓶颈——光刻掩模尺寸限制了单一模块的最大封装面积。


为了应对这一挑战，台积电提出CoPoS（Chip on Panel on Substrate，面板级基板上芯片封装）解决方案。CoPoS在架构逻辑上与CoWoS一脉相承，但将传统的硅中介层替换为面板尺寸基板，从而能够提供更大的封装尺寸和更优的面积利用率，突破现有技术限制。

TSMC将CoPoS定位为CoWoS的下一代接班人，计划在未来逐步取代CoWoS-L（局部硅中介层版本），并可能成为高端芯片封装的主流平台。


CoPoS核心理念是将“圆形变为方形”——用大型矩形面板基板替换晶圆级封装，减少圆形晶圆边缘通常出现的不完整芯片。这种设计变化促进了单一封装内更多半导体的集成，从而提高整体计算性能，实现了更高的基板利用率、更大的封装密度、改进的良率效率、减少的边缘浪费和更低的单位面积成本。采用600mm × 600mm、700mm × 700mm或中间尺寸如310mm × 310mm的面板级封装，提供了显著更多的封装空间、更高的I/O集成和改进的生产效率，使其成为CoWoS平台的自然演进。

CoPoS并非简单地将基板“由圆变方”，而是一场涉及材料、工艺、设备的全方位革新。


为支持这一结构转变，必须显著增强重布线层（RDL）工艺，以适应多层金属堆叠、高I/O密度和多芯片集成等广泛的封装要求。随着封装面积和功率密度的增加，TSMC还引入了先进材料和技术——如玻璃基板和玻璃通孔（TGV）——这些材料提供了卓越的平整度、热稳定性和垂直互连能力，从而改善热性能和互连灵活性。


目前，TSMC已启动CoPoS试点线，以310mm × 310mm面板为基准进行初步工艺开发。该项目专注于工艺验证、设备校准和材料兼容性测试。是否大规模采用将取决于下一代AI芯片设计的封装要求、异构集成模型和客户采用时间表等因素。


随着CoWoS接近其物理极限，CoPoS正迅速成为AI和HPC芯片封装的下一代主流技术。其采用不仅标志着先进封装的技术突破，还标志着芯片系统设计的范式转变，将半导体集成的逻辑从硅晶圆扩展到面板级思维。


台湾半导体产业界已将面板级封装视为下一代先进封装技术的关键战场。除群创外，日月光集团（ASE）作为全球最大的OSAT提供商之一，也在积极发展面板级封装技术（FOPLP）。ASE指定其高雄研发中心领导FOPLP平台的开发，该平台涵盖芯片优先、RDL优先和玻璃通孔（TGV）等关键工艺模块，旨在将其现有FOWLP（扇出型晶圆级封装）能力扩展到更大面积封装和异构集成，以满足AI、高性能计算、汽车电子和存储模块等市场的增长需求。


CoPoS封装技术与面板工艺密切相关，但与FOPLP在工艺策略与性能适用上存在差异：

02

系统集成的未来形态

摩尔定律放缓，半导体行业正面临关键转折点。随着AI计算需求呈指数级增长，传统封装技术已经难以满足新一代芯片对集成度和性能的苛刻要求。解析台积电最新的技术路线图，芯片集成正朝着更大面积、更高集成度、更短互连长度的系统级创新方向演进。

在此背景下，中国大陆同样开辟了一条“以系统创新换工艺代差”的破局之路——#软件定义晶上系统（SDSoW）。其核心价值在于可基于国内自主可控的成熟制程，通过晶圆级超高密度集成与动态互连重构，在系统层面实现效能跃升——既能规避对受限EUV光刻机及先进工艺制程的依赖，又能结合#晶上生成式网络（GINoW）与大模型等算法创新实现软硬件协同，获得3-5个数量级以上的系统级增益，达到媲美一流系统的效果。更关键的是，该技术依托国内自主生态，使中国得以在“工艺墙”外定义新竞争规则，用系统工程优势将成熟工艺转化为战略领先的超级算力。